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　　IC 设计中的低功耗解决方案 Cadence Low-Power Solution 是业界第一个将逻辑设计、验证和实现技术与 Si2 认可的Common Power Format(CPF)相结合的完整流程。将这种全面的方法应用于低功耗设计，团队可以提高效率、降低风险，并实现时序、功率和面积要求之间的更好的权衡。 低功耗 SoC 的设计、验证和实现的集成解决方案 功耗是半导体产业浮现的首要问题 便携和无线通讯消费电子设备的功耗考虑已经成为很多产品规范的主要考虑因素。即便是有线设备以及在过去电池电力不成问题的其它产业领域，封装、稳定性和冷却成本也使得功耗成为更小尺寸工艺中的突...

　　IC 设计中的低功耗解决方案 Cadence Low-Power Solution 是业界第一个将逻辑设计、验证和实现技术与 Si2 认可的Common Power Format(CPF)相结合的完整流程。将这种全面的方法应用于低功耗设计，团队可以提高效率、降低风险，并实现时序、功率和面积要求之间的更好的权衡。 低功耗 SoC 的设计、验证和实现的集成解决方案 功耗是半导体产业浮现的首要问题 便携和无线通讯消费电子设备的功耗考虑已经成为很多产品规范的主要考虑因素。即便是有线设备以及在过去电池电力不成问题的其它产业领域，封装、稳定性和冷却成本也使得功耗成为更小尺寸工艺中的突出问题。特别是当设计转向 90 纳米以下工艺节点之后，功耗管理成为整个设计和制造链中的一个重要考虑。 采用高级功率管理技术进行设计 为达到所需的功耗目标，设计团队越来越多地采用高级功率管理技术，例如多供应电压（MSV）和电源关断（PSO）。不过这些技术提高了设计复杂度并带来了风险。传统设计流程无法解决因采用高级低功耗技术而导致的新问题。结果设计团队通常求助于专门的或者高度缺乏灵活性的方法。其结果是效率更加 低下、上市时间更长、芯片故障风险提高，以及性能、时序和功耗之间的低效权衡。