低功耗设97国际游戏app-计方法ppt

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　　为了降低伪跳变带来的浪费，一种办法是消除伪跳变的产生，另一办法是缩短其传播长度。

　　研究证明在不同设计层次上的优化工作对功耗的改善程度是不同的，即设计层次越高，改善功耗的程度越大

　　一些低功耗设计(Design for Power,DFP) 的基本策略:

　　权衡面积和性能, 使用并行、流水化和分布式计算等方法, 用面积或时间换取低功耗

　　多层金属布线：使用上层的金属进行全局互连, 可以减小互连电容, 从而减小延迟和功耗。

　　如采用SOI 技术、多芯片模块(MCM )能改善功耗性能。这种方法非常有效但很昂贵, 其发展是由投资和需求决定的。SOI 技术能减少寄生电容和体效应, 从而减小功耗。

　　由于设计工程师不能决定工艺流程, 工艺级的优化通常不包含在DFP 的设计方法学中。

　　找出翻转活动频繁的结点,把这些结点安排在容性较小的层面上,如第二层金属布线层或更高的布线层

　　时钟信号网络的电容和频率都很大,其功耗占了系统的相当部分,有些电路可达40 %

　　在保证时序约束的条件下,对时钟信号网络的结构、驱动方式进行选择, 并通过缓冲器的插入和尺寸优化来减小功耗

　　另外,在对同步时钟容差分析的基础上,不再追求时钟偏移最小化,而是在保证电路时序的条件下减小功耗

　　当x 2= 0, x 3= 1, 而x 1从0 变成1 时, 节点y 和z 的电容分别为Cy、Cz, 都放电

　　当x 1 = 0, x 3= 1, x 2 从0 变成1 时, 只有Cy放电

　　如果x 2 比x 1 的开关活性大, 则应像图中一样, 使x 2 的p 管更接近输出y

　　一个降低功耗的路径: 即用互补传输门逻辑(CPL ) 替代静态CMOS 器件

　　例如同样实现一个全加器, 静态CMOS 需用40 个MOS 管, 而互补传输门逻辑(CPL ) 只用28个